La cache di tipo sincrono immagazzina gli indirizzi in ingresso per eseguire la routine di ricerca in due o più cicli di clock. Durante il primo ciclo di clock l'indirizzo richiesto viene memorizzato in un registro. Durante il secondo ciclo, la cache recupera il dato e lo consegna. Poichè l'indirizzo è immagazzinato nel registro, la cache sincrona può ricevere l'indirizzo successivo mentre ancora la CPU sta leggendo i dati della precedente richiesta. Grazie a questo accorgimento, la SRAM sincrona riesce a fornire una raffica di dati successivi senza dover ricevere e decodificare ulteriori indirizzi. Su un bus a 66 MHz il tempo di risposta può essere ridotto, in condizioni ottimali, a 2-1-1-1.Esiste anche un altro tipo di SRAM sincrona che si chiama pipelined burst. L'uso della pipeline aggiunge essenzialmente uno stadio di output dove immagazzinare i dati letti dalle locazioni di memoria in modo che le letture successive siano accessibili più velocemente, senza la latenza indotta dalla ricerca nella matrice della memoria per ottenere il dato successivo. Questo tipo di tecnologia funziona più efficacemente quando l'accesso è sequenziale, come nel riempimento lineare della cache dove si copia il dato dall'indirizzo richiesto e poi il contenuto in sequenza di tutti gli indirizzi consecutivi.
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